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TFT 관련 질문 하나만 받아주세요 선배님들!

2023.08.29

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학부연구생 때 들었던 의문이 지금 와서야 이해가 되려 하는데 제 추론이 맞는지 검증 확인 부탁드립니다.
oxide TFT 제작 시 channel 물질 에칭이 덜 되었다는 상황 하에, transfer curve 측정 시, 게이트 전압을 점점 올리는 상황에서 drain 전류 limit이 뚫려 측정 장비가 측정을 강제로 중단시키는 문제가 있었습니다.

tft는 staggard bottom gate 구조였고
제가 생각하기로는 채널 에칭이 덜 되어서 ㅁ 모양이 아닌 /ㅡ\모양이 되는데,
게이트 전압을 증가시키면 전하의 축적이 점점 증가합니다,
하지만 channel 가장자리 부분 두께가 너무 얇기 때문에 축적 전하의 debye lengh가 channel 두께보다 길어짐에 따라
drain 전류가 예상보다 많이 흘러서 위의 문제가 발생한다고 생각해 보았는데
혹시 맞는 추론일까요?

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댓글 5개

2023.08.29

인가전압이 어느정도였는지도 중요할 것이고, 트랜지스터의 디테일한 구조도 알아야 하고, 적어놓은 내용만 가지고는 단정할 수 없음

2023.08.30

채널 dimension, 게이트 패터닝여부.
전류상한값은 임의로 정해서 두면 되는건데
너무높으면 Vds를 줄이거나 W/L사이즈비율을 바꿔가면서 찍어보셔야죠. 게이트 효과는 채널/dielectric 계면에서 발생되니 두께자체가 영향을 크게 미치지는 않습니다. Oxide라면 두께가 아주 작아지면 Vth에 영향을 줄 지언정 전류값이나 모빌리티가 크게 개선될 이유는 없구요...
짐작하기로는 dielectric failure로 Igs(leakage current) 폭발하면서 그게 Ids 피드백 됫던게 아닌가 싶습니다

대댓글 3개

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