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회로설계 검증쪽 랩 질문드려요?

2024.01.20

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전자전기공학부 재학중이고 제가 관심 있는 분야가 디지털 회로설계쪽 verification 분야라서 system verilog랑 uvm쪽을 공부해보고 있습니다. 대학원도 관심 있어서 좀 찾아봤는데 이쪽을 다루는 랩이 거의 없는거 같은데 맞나요?
이쪽은 경력이 어느정도 있어야 할수있는거 같은데 학부생으로서 할수있는게 뭐가 있을까요? 궁금합니다

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댓글 1개

2024.01.22

그건 회사에서 합니다. 연구실은 검증안하고 컴파일러나 구조 아키텍쳐에 집중합니다.

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